路透社：英特爾全新技術欲在2025年后奪得先機

據(jù)路透社報道，英特爾公司的研究團隊周六對外公布了多項新技術，據(jù)稱可以在未來十年幫助英特爾芯片不斷縮小尺寸、提升性能，其中的一些技術準備將不同芯片進行堆疊處理。

英特爾的研究組件小組在舊金山舉行的一次國際會議上以論文形式介紹了這部分技術。近年來英特爾在先進制程方面輸給了臺積電和三星電子等競爭對手，它正努力重新贏得芯片制造領域的領導者地位。

此前，帕特 基辛格（Pat Gelsinger）擔任英特爾信任首席執(zhí)行官之后，推出一系列在2025年重新贏得優(yōu)勢地位的商業(yè)發(fā)展規(guī)劃，而周六公布的技術細節(jié)讓我們了解英特爾將如何在 2025年之后展開競爭。

英特爾在三維方向上堆疊“小芯片”（或“芯片瓦”），從而在單位體積內整合更強大的晶體管和計算能力。該公司展示的技術顯示，可以在相互疊加的小芯片上實現(xiàn)十倍于傳統(tǒng)數(shù)量的通信連接管道，這也意味著未來小芯片一個疊加在另外一個“身上”的空間很廣闊。周六展示的最大進展是一篇研究論文，展示了一種將晶體管（通過表示數(shù)字邏輯的 1 和 0 構成芯片最基本構建塊的微型開關）相互疊加的方法。

英特爾認為，該技術將使其可以裝入芯片上給定區(qū)域的晶體管數(shù)量增加30%至50%，而增加晶體管的數(shù)量是過去50年來芯片性能變得更加強大的主要原因。

英特爾“組件研究集團”總監(jiān)兼高級工程師保羅 費舍爾（Paul Fischer）表示，通過把半導體零組件一個堆疊在另外一個身上，英特爾技術團隊可節(jié)省芯片空間，“我們正減少芯片內部連接通道的長度，從而節(jié)省能耗，這樣不僅提高芯片成本效益，更能增強芯片性能?！?/p>

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